老曦子博客

前一段时间一直在搞积聚科技的MBI5030 ，期间一直是很顺利，可是发现在上一行的数据扫描之后，下一行会有残留现象。不断的调整GCLK与数据之间的时序，结果还是不能解决，下面提供MBI5030多行扫描时下一行微亮问题的解决方法。在不断的查看MBI5030的DataSheet之后发现，在MBI5030十六位状态寄存器中的第十位，也就是A位，有两种状态

一.可移植性编码 1．只使用IEEE标准类型（VHDL）：（1）使用STD_LOGIC类型,而不是STD_ULOGIC类型；(2)设计中不要创建过多的的子类型；（3）不要使用BIT和BIT_VECTOR类型。 2．不使用立即数：在设计中，不要使用立即数（但作为例外，可使用0和1），推荐使用常量。使用常量有以下优点：（1）常量对于一个设计具有更多的灵活性；（2）常量值只需要在一个地方修改；（3）编译器可能只支持常量类型，不支持立即数。 3．对于VHDL程序，把常数和参数定义在由1个或多个文件组成的程序包中。

QuartusII81_helper.7z点击下载该破解工具。执行QuartusII81_patch.exe 点击应用补丁。手动搜索文件sys_cpt.dll，sys_cpt.dll在目录C:\altera\81\quartus\bin\下继续，保存license.DAT

相信很多朋友写程序都用UltraEdit吧，但是UltraEdit里面却没有预先设定的VHDL语法关键词高亮显示，不要紧，我们可以在UltraEdit官方网站上面找到解决方法。首先在安装目录下找到wordfile.txt文件，我的地址是：C:\Program Files\UltraEdit-32\wordfile.txt然后双击打开，在wordfile.txt内添加如下内容：

刚刚学习的时候经常用到case语句实现，导致有很多毛刺产生，下面小程序可以避免这种现象发生。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity ww isport(clk:in std_logic;inda:in std_logic_vector(4 downto 0);data:out std_logic);end ww;

多位的数据赋值给单位数据的方法很好的解决PWM的问题。

不错的建议，转过来，自己学习。

1强烈建议用同步设计
2在设计时总是记住时序问题
3在一个设计开始就要考虑到地电平或高电平复位、同步或异步复位、上升沿或下降沿触发等问题，在所有模块中都要遵守它
4在不同的情况下用if和case
5在锁存一个信号或总线时要小心
6确信所有的信号被复位
7永远不要再写入之前读取任何内部存储器（如SRAM）
8从一个时钟到另一个不同的时钟传输数据时用数据缓冲，他工作像一个双时钟FIFO
9在VHDL中二维数组可以使用，它是非常有用的。在VERILOG中他仅仅可以使用在测试模块中，不能被综合
10遵守register-in register-out规则
11像synopsys的DC的综合工具是非常稳定的，任何bugs都不会从综合工具中产生
12确保FPGA版本与ASIC的版本尽可能的相似，特别是SRAM类型，若版本一致是最理想的
13在嵌入式存储器中使用BIST
14虚单元和一些修正电路是必需的
15一些简单的测试电路也是需要的，经常在一个芯片中有许多测试模块
16除非低功耗不要用门控时钟
17不要依靠脚本来保证设计。但是在脚本中的一些好的约束能够起到更好的性能（例如前向加法器）
18如果时间充裕，通过时钟做一个多锁存器来取代用MUX
19不要用内部tri-state, ASIC需要总线保持器来处理内部tri-state
20在top level中作pad insertion
21选择pad时要小心（如上拉能力，施密特触发器，5伏耐压等）
22小心由时钟偏差引起的问题
23不要试着产生半周期信号
24如果有很多函数要修正，请一个一个地作，修正一个函数检查一个函数
25在一个计算等式中排列每个信号的位数是一个好习惯，即使综合工具能做
26不要使用HDL提供的除法器
27削减不必要的时钟。它会在设计和布局中引起很多麻烦，大多数FPGA有1－4个专门的时钟通道

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