老曦子博客

猪通过勤劳致富有5元钱存在老鼠开的钱庄里。猪打算拿这5元钱建一个小窝 ，大概要花2元买地，花3元搭窝。

王八是搞工程的，他想在猪身上挣更多的钱，于是找来当投资顾问的狐狸想办法，狐狸说：这好办。于是找来管地盘的狼，开钱庄的老鼠一起来商议，结果王八从老鼠那里借来200元，用100元买了狼的地，花了3元把猪窝盖好，花了50元给了狐狸咨询服务费，猪没有地，只好求王八把窝卖给它，王八要价500元 ，老猪说只有5元买不起，这时候狐狸说服猪去向老鼠借钱，老鼠答应借500元给猪，前提是要他连本带利还600元，可以分10年还清，并且产权证拿来抵押。

结果成交。猪到最后花了600元买来了猪窝，比他原来的计划高了11倍，猪努力了十年去挣钱还贷。

在这场交易里面，狼，老鼠，狐狸还有王八都挣了钱。以后他们就如法炮制。更多的猪去贷款买房子了，这时候，当商人的驴看到有机可乘，到老鼠那里贷了好多好多的款，把王八盖的房子都买下来，然后以更高的价格卖给了猪。 猪的还贷期就越来越长，吃的越来越差，小猪崽子也不敢生了。

由于猪的数目越来越少，狼觉得这样下去自己没有猪肉吃了，非饿死不可， 于是开始调控，不让老鼠再借钱了。但是王八还没有停止盖房，把自己挣的钱和贷的钱全投入生产了。

驴手上的猪窝囤积的很多，卖不动了被套牢了。结果，老鼠，王八，还有驴都挣了好多的猪窝。钱到最后集中到狼手上。如今，谁都等着狼把钱拿出来救命,于是4万亿就这么出来了。      猪很高兴啊，心想又可以新一轮的勤劳致富了.....

早在一个月前我就写博客说道了百度的事情，没想到我的语言这么快就实现了。百度门事件并不是偶然的，而是一个必然，请参照我之前的文章“baidu真的该好好思考思考了”。百度门的发生，可以说是中国互联网的进步，被百度蒙蔽了多时的可怜的网民，这下终于清楚了百度的恶毒了。

还没有毕业的时候看的《把信送给加西亚》，如今已经工作了，对罗文的认识逐渐的加深。在工作过程中不断的问自己“你到底是不是罗文”，我要做一个罗文。现在的职业竞争已经很明显，在你同一个岗位上的同志们都在玩命的奋斗，都在想着替代你的位置，他们上来了，意味着你就下去了。要想保证自己的收入，保证糊口的工作，那么你必须要做一个罗文样的人。

1 Warning: VHDL Process Statement warning at random.vhd(18): signal reset is in statement, but is not in sensitivity list----没把singal放到process（）中2 Warning: Found pins ing as undefined clocks and/or memory enablesInfo: Assuming node CLK is an undefined clock-=-----可能是说设计中产生的触发器没有使能端

刚刚学习的时候经常用到case语句实现，导致有很多毛刺产生，下面小程序可以避免这种现象发生。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity ww isport(clk:in std_logic;inda:in std_logic_vector(4 downto 0);data:out std_logic);end ww;

多位的数据赋值给单位数据的方法很好的解决PWM的问题。

三速以太网在SOPC里面是要使用SGDMA的。SGDMA有两种模式，一个是Stream to Memory 一个是 Memory to Stream 。生成的CPU与外部连接时要注意mdio引脚。处理mdio的vhdl语句如下：

好几天都没有写博客了，实在是没有时间啊~

最近一直在为公司的led显示屏写驱动程序，昨天又焊了一天的贴片，眼都花了。

下面介绍一下我司LED显示屏，嘿嘿，机密！

led驱动IC使用的是MBI5030 ，这家伙真的是好麻烦啊。。

当然，MBI5030也是很强大的。下面是一些大概的参数：

16个恒流输出通道
16/12位PWM灰阶控制
提升影像更新率的技术- Scrambled-PWM
LED 开路/短路错误侦测功能
8位可程序化的输出电流大小控制
温度过高警告讯号
在5.0伏特操作电压：5 ~ 80mA
输出通道间的交错时间迟滞
高达25MHz时钟频率

 

一片MBI5030支持16个LED灯，16位PWM灰度控制，LED开路、短路检测，可程序化的电流输出控制……搞的头大了。

这家伙最大电流可以打到80mA，必须得控制。不过我觉得最好的是它的频率够快，25MHz 这个我喜欢。讨厌慢的牛牛的片子，嘿嘿。

先写这里了，有啥问题可以联系俺~

不错的建议，转过来，自己学习。

1强烈建议用同步设计
2在设计时总是记住时序问题
3在一个设计开始就要考虑到地电平或高电平复位、同步或异步复位、上升沿或下降沿触发等问题，在所有模块中都要遵守它
4在不同的情况下用if和case
5在锁存一个信号或总线时要小心
6确信所有的信号被复位
7永远不要再写入之前读取任何内部存储器（如SRAM）
8从一个时钟到另一个不同的时钟传输数据时用数据缓冲，他工作像一个双时钟FIFO
9在VHDL中二维数组可以使用，它是非常有用的。在VERILOG中他仅仅可以使用在测试模块中，不能被综合
10遵守register-in register-out规则
11像synopsys的DC的综合工具是非常稳定的，任何bugs都不会从综合工具中产生
12确保FPGA版本与ASIC的版本尽可能的相似，特别是SRAM类型，若版本一致是最理想的
13在嵌入式存储器中使用BIST
14虚单元和一些修正电路是必需的
15一些简单的测试电路也是需要的，经常在一个芯片中有许多测试模块
16除非低功耗不要用门控时钟
17不要依靠脚本来保证设计。但是在脚本中的一些好的约束能够起到更好的性能（例如前向加法器）
18如果时间充裕，通过时钟做一个多锁存器来取代用MUX
19不要用内部tri-state, ASIC需要总线保持器来处理内部tri-state
20在top level中作pad insertion
21选择pad时要小心（如上拉能力，施密特触发器，5伏耐压等）
22小心由时钟偏差引起的问题
23不要试着产生半周期信号
24如果有很多函数要修正，请一个一个地作，修正一个函数检查一个函数
25在一个计算等式中排列每个信号的位数是一个好习惯，即使综合工具能做
26不要使用HDL提供的除法器
27削减不必要的时钟。它会在设计和布局中引起很多麻烦，大多数FPGA有1－4个专门的时钟通道

原文地址：机器菜猫的个人空间http://www.edacn.net/html/53/135953-8109.html

Embedded Design Handbook是Altera新出的一本手册，推荐大家仔细阅读。

其实学习Altera的东西，还是看官方的手册帮助最大，除了这本新的Embedded Design Handbook外，Altera还有五本手册，建议大家多看看，会有很大收获的。

然后在说一下初学者都十分感兴趣的“中文教程”问题。

我在刚刚接触的时候也是不断在google上面寻找中文的学习资料，可是找来找去有价值的东西一点都没有找到。

只有硬着头皮去看官方的英文版手册，看来看去觉得并不是想象中的那样难，开始借助翻译软件，当看过100页之后，翻译软件的使用率便下降了好多。

再继续看下去，发现几乎不怎么使用翻译软件了。

根据我的经验，建议大家还是不要惧怕英文，英文其实没有什么，只要去看，去理解，很短时间就可以像中文一样阅读。